逻辑综合是集成电路设计中的重要工艺，是根据具体的电路功能需求，在不改变其逻辑功能的前提下，通过综合算法将RTL（register transfer level, 寄存器传输级）描述的电路逻辑合成为可用的门级电路。
逻辑综合可分为两个步骤：门级逻辑网表综合和物理综合。门级逻辑网表综合将RTL描述的电路逻辑转化为门级电路逻辑，物理综合是在保证电路的逻辑正确性前提下，根据业已定义的物理约束，对电路进行面积、时序、功耗等优化，生成实际的电路原理图。
逻辑综合是通过综合器对电路进行转换。综合器将RTL电路的每一个变量转化为基本逻辑库中的门或寄存器，并根据电路特定的优化目标对转换出的电路进行优化。
逻辑综合的过程一般包括以下几步：
第一步是扫描RTL的电路描述文件，生成RTL的内部表示结构（中间表示）；
第二步是将内部表示结构中的RTL如何实现转化为门级电路的问题，即将原始RTL电路转化为逻辑网表（Logic Netlist）；
第三步是进行逻辑优化，即对逻辑网表进行精简和优化，以达到优化面积、时序等目的；
第四步是执行约束驱动布局布线（Constraint Driven Place and Route，CDPR），这可以使得电路在给定的时序、面积和功耗等约束下，布局与布线的效果达到最优化。
逻辑综合是设计高性能、低功耗VLSI电路中不可缺少的步骤，应用领域非常广泛。应用逻辑综合可以降低电路实现的成本和复杂度，在电路实现过程中减少失误，提高了电路设计的质量。
逻辑综合可以应用在各种各样的电路设计之中，例如数字信号处理、通信、导航、消费类电子产品（如智能手机、智能电视、智能家居等）等领域。在半导体行业中，逻辑综合是产生高度集成电路的关键，使得不同的电路部件可以被整合在一起，形成一个更加高效的电路。
随着集成电路的发展，逻辑综合算法也在不断地进化和创新。研究方向之一是优化算法，以适应现代的大型芯片设计需求。目前，现代的逻辑综合算法采用的是各种各样的技术和算法，包括基于贪心、回溯、动态规划、禁忌搜索、模拟退火等各种优化方法的组合应用，使得实现、封装、测试成本大大降低，缩短周期同时提供更好的性能。
另一个重要的研究方向是使用新的计算模型和硬件技术来加速逻辑综合的计算速度。其中一些技术包括硬件加速、并行计算，甚至是采用量子计算等。这些新技术的应用将会进一步推动电路设计的发展。
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