状态机verilog用什么赋值 状态机Verilog赋值方式

1、基本概念

在Verilog中，我们经常需要用到状态机来描述数字电路的行为。简单来说，状态机就是包含若干状态以及状态之间的转移条件的一种模型。当状态机处于某个状态时，它会执行该状态所代表的行为，当条件满足时，状态机会改变为其他状态。状态机有多种实现方式，但在Verilog中，我们通常使用“状态赋值”来实现状态机。

2、状态赋值

在状态机中，我们需要对状态进行赋值操作。在Verilog中，有两种状态赋值的方法：阻塞赋值和非阻塞赋值。

2.1 阻塞赋值

阻塞赋值是一种按顺序执行的赋值操作。即每执行一条语句，都要等待前面的语句全部执行完毕。在Verilog中，阻塞赋值的符号是“=”，如下所示：

always@(posedge clk) begin
    case(state)
        0: begin
            //执行状态0的操作
            state = 1; //阻塞赋值
        end
        1: begin
            //执行状态1的操作
            state = 2; //阻塞赋值
        end
        2: begin
            //执行状态2的操作
            state = 0; //阻塞赋值
        end
        default: state = 0; //阻塞赋值
    endcase
end

在以上代码中，state是我们定义的状态变量，当状态机处于某个状态时，我们通过阻塞赋值语句将该状态赋值给state变量。可以看出，阻塞赋值的赋值操作是按照顺序依次逐条执行的。

2.2 非阻塞赋值

非阻塞赋值则是一种并行执行的赋值操作。即无论前面的语句有没有执行完毕，都可以执行当前的赋值语句。在Verilog中，非阻塞赋值的符号是“<=”，如下所示：

always@(posedge clk) begin
    case(state)
        0: begin
            //执行状态0的操作
            next_state <= 1; //非阻塞赋值
        end
        1: begin
            //执行状态1的操作
            next_state <= 2; //非阻塞赋值
        end
        2: begin
            //执行状态2的操作
            next_state <= 0; //非阻塞赋值
        end
        default: next_state <= 0; //非阻塞赋值
    endcase
    
    state <= next_state; //所有状态执行完后，再执行非阻塞赋值
end

在以上代码中，我们通过非阻塞赋值语句将下一个状态赋值给next_state变量，所有状态执行完后，再通过state <= next_state语句将next_state的值赋值给state变量。可以看出，非阻塞赋值的赋值操作是并行执行的，不会因为前面的语句没有执行完毕而等待。

3、小结

在Verilog中，我们可以通过阻塞赋值和非阻塞赋值实现状态机的状态赋值操作。阻塞赋值是一种按顺序执行的赋值操作，而非阻塞赋值则是一种并行执行的赋值操作。在实际设计中，我们需要根据具体的情况来选择使用哪种赋值方法，以确保状态机的正确性和性能。